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    • 专利摘要:
    化合物半導體裝置之一實施例包括：一矽基體；形成於該矽基體之一表面上方之一矽氧化物層；形成於該矽氧化物層上方之一成核層，該成核層係暴露部分矽氧化物層；及形成於該矽氧化物層及該成核層上方之一化合物半導體堆疊結構。
    公开号:TW201314890A
    申请号:TW101125614
    申请日:2012-07-17
    公开日:2013-04-01
    发明作者:Atsushi Yamada
    申请人:Fujitsu Ltd；
    IPC主号:H01L29-00
    专利说明:
    化合物半導體裝置及其製造方法(一) 發明領域
    此處討論之實施例係有關於化合物半導體裝置及其製造方法。 發明背景
    近年來，利用以氮化物為主的化合物半導體之優點包括高飽和電子遷移率及寬帶隙，已有高崩潰電壓、高輸出化合物半導體裝置的重大進展。發展例如係針對場效電晶體，諸如高電子遷移率電晶體(HEMT)。其中以具有AlGaN層作為電子供應層的以GaN為主的HEMT吸引大量關注目光。於以GaN為主的HEMT中，由於AlGaN與GaN間之晶格常數差異而在AlGaN層出現晶格畸變，畸變感應壓電偏振，因而在位在該AlGaN層下方的GaN層上部產生高密度二維電子氣體。此種組態確保高輸出。
    但極為難以製造具有良好結晶性的GaN基體。主要習知解決方案係為諸如於矽基體、藍寶石基體、碳化矽基體等上方，藉非同質磊晶生長而形成GaN層、AlGaN層等。更特別係針對矽基體，具有大直徑及高品質的該等層方便以低成本獲得。因此已經有大量有關具有GaN層及AlGaN層形成於矽基體上的結構之研究。
    但在矽基體上直接生長GaN層，許可於生長過程中鎵與矽彼此反應。因此研究係針對在氮化鎵層之生長前，形成氮化鋁層作為緩衝層之技術。
    但於矽基體上方直接形成氮化鋁層，由於在二者間之界面附近可能產生載子而使得崩潰電壓降級。此外，氮化鋁層的形成仍然不足以完全遏止鎵與矽間之反應。
    [專利文件1]日本特許專利公開案第11-274082號
    [專利文件2]日本特許專利公開案第2002-110569號
    [非專利文件1]H.Umeda等人，IEDM技術文摘2010年482頁 發明概要
    本發明之一目的係提出一種能夠遏止鎵與矽間之反應的化合物半導體裝置及其製造方法。
    依據該等實施例之一個面向，一種化合物半導體裝置包括：一矽基體；形成於該矽基體之一表面上方之一矽氧化物層；形成於該矽氧化物層上方之一成核層，該成核層係暴露出該矽氧化物層之一部分；及形成於該矽氧化物層及該成核層上方之一化合物半導體堆疊結構。
    依據該等實施例之另一個面向，一種製造一化合物半導體裝置之方法包括：於一矽基體上方形成一成核層；於該成核層中形成一開口，該矽基體之一部分係由該開口暴露出；透過該開口氧化該矽基體之一表面因而形成一矽氧化物層；及於該矽氧化物層及該成核層上方形成一化合物半導體堆疊結構。 圖式簡單說明
    第1圖為剖面圖例示說明依據第一實施例一種化合物半導體裝置之結構；第2A至2J圖為剖面圖循序地例示說明依據第一實施例一種製造該化合物半導體裝置之方法；第3圖為平面圖例示說明於開口2a形成後的狀態；第4圖為剖面圖例示說明依據第二實施例一種化合物半導體裝置之結構；第5圖為剖面圖例示說明依據第三實施例一種化合物半導體裝置之結構；第6圖為略圖例示說明依據第四實施例之一分開的封裝體；第7圖為線路圖例示說明依據第五實施例的功率因數校正(PFC)電路；第8圖為線路圖例示說明依據第六實施例的電源供應裝置；及第9圖為線路圖例示說明依據第七實施例的高頻放大器。 詳細說明
    發明人徹底地研究於先前技術，即便氮化鋁層形成在鎵與矽間仍然無法全然遏止鎵與矽間之反應的理由。結果發現極其難以緻密地在矽基體上方形成氮化鋁層，無可避免地形成空隙貫穿氮化鋁層而到達矽基體。於氮化鋁層上方形成含鎵的一層之過程中，通過該等空隙鎵與矽間發生反應。
    參考附圖將詳細說明實施例如下。 (第一實施例)
    將描述第一實施例。第1圖為剖面圖例示說明依據第一實施例以氮化鎵為主的HEMT(化合物半導體裝置)。
    於第一實施例中，如第1圖之例示說明，矽氧化物層3係形成於矽基體1上方。矽氧化物層3之厚度例如約為500奈米。氮化鋁層2係形成於矽氧化物層3上方。氮化鋁層2為成核層之實例。氮化鋁層2例如厚約100奈米。多個開口2a係形成於氮化鋁層。可形成開口2a例如來獲得條狀圖案。換言之，氮化鋁層2之平面幾何形狀例如可為線與間圖案。開口2a之寬度及相鄰開口2a間之距離二者例如皆係約為800奈米。
    化合物半導體堆疊結構9係形成於氮化鋁層2及矽氧化物層3上方。化合物半導體堆疊結構9包括一緩衝層4、一電子通道層5、一間隔體層6、一電子供應層7、及一帽層8。緩衝層4例如可為厚約300奈米的AlGaN層。電子通道層5例如可為非蓄意地摻雜雜質的厚約3微米之i-GaN層。間隔體層6例如可為非蓄意地摻雜雜質的厚約5奈米之i-AlGaN層。電子供應層7例如可為厚約30奈米的n型AlGaN(n-AlGaN)層。帽層8例如可為厚約10奈米的n型GaN(n-GaN)層。電子供應層7及帽層8例如可摻雜約5x1018/立方厘米的矽作為n型雜質。
    界定一元件區域的元件隔離區域20係形成於化合物半導體堆疊結構9。於該元件區域內，開口10s及10d係形成於帽層8。源極電極11s係形成於開口10s，汲極電極11d係形成於開口10d。形成一絕緣膜12來覆蓋在帽層8上方的源極電極11s及汲極電極11d。於平面視圖中，一開口13g係形成於絕緣膜12在源極電極11s與汲極電極11d間，及一閘極電極11g係形成於開口13g內。形成絕緣膜14來覆蓋在絕緣膜12上方的閘極電極11g。雖然絕緣膜12及14的材質並無特殊限制，但例如可使用矽氮化物膜。
    於如此組配的以氮化鎵為主的HEMT中，矽氧化物層3係設在氮化鋁層2與矽基體1間。由於在氮化鋁層2與矽基體1間並無界面，因此可遏止載子的非蓄意產生，且藉此可遏止崩潰電壓的降級。
    此外，因矽氧化物層3的存在，鎵不再可能到達矽基體1，即使氮化鋁層2中具有空隙亦復如此。因此可充分地遏止鎵與矽間之反應。
    其次，將解說依據第一實施例以氮化鎵為主的HEMT(化合物半導體裝置)的製造方法。第2A至2J圖為剖面圖循序地例示說明依據第一實施例一種製造以氮化鎵為主的HEMT(化合物半導體裝置)之方法。
    首先，如第2A圖之例示說明，氮化鋁層2係形成於矽基體1上方。氮化鋁層2例如可藉金屬有機氣相磊晶(MOVPE)形成。其次，如第2A圖及第3圖之例示說明，於氮化鋁層2形成多個開口2a，因而讓矽基體1的部分表面經由開口2a而暴露出。於形成開口2a之過程中，光阻圖案可形成於氮化鋁層2上方，因而暴露出欲形成開口2a之區域，及氮化鋁層2例如透過用作為蝕刻遮罩的光阻圖案，可使用含氯氣體乾蝕刻。第3圖為平面圖例示說明於開口2a形成後的狀態，於該處第3圖中沿線I-I所取的橫截面係相對應於第2B圖。
    然後於氧化氣氛下進行退火。結果，矽基體1表面係從經由開口2a暴露出的部分徐緩地熱氧化。於該處理程序中，進入矽基體1內的氧不僅於矽基體1的厚度方向擴散，同時也於該方向的正交方向(橫向)擴散。因此，熱氧化也係在氮化鋁層2下方進行。從氮化鋁層2的兩側長出的熱氧化區域係在寬度方向的約略中心相會。藉由許可熱氧化藉此方式進行，如第2C圖之例示說明，矽氧化物層3係形成於矽基體1表面上方。矽氧化物層3之厚度例如可調整為氮化鋁層2的線與間圖案之寬度之半或以上。更明確言之，例如，給定氮化鋁層2的線與間圖案寬為800奈米，矽氧化物層3可調整至厚500奈米左右。隨著矽氧化物層3的成長，氮化鋁層2與矽基體1間的界面消失。
    其次如第2D圖之例示說明，化合物半導體堆疊結構9係形成於氮化鋁層2及矽氧化物層3上方。於化合物半導體堆疊結構9之形成過程中，緩衝層4、電子通道層5、間隔體層6、電子供應層7及帽層8例如可藉MOVPE形成。於化合物半導體層之形成過程中，可使用三甲基鋁(TMA)作為鋁源、三甲基鎵(TMG)作為鎵源、及氨(NH3)氣作為氮源的混合氣體。於該處理程序中，取決於欲成長的化合物半導體層之組成，三甲基鋁氣體及三甲鎵氣體的供應開/關及流速係經適當設定。針對全部化合物半導體層為共用的氨氣流速係設定為100ccm至10LM。成長壓力例如可調整至約50托耳至300托耳，成長溫度可調整至約1000℃至1200℃。於n型化合物半導體層之成長過程中，例如藉由以預定流速添加含矽的甲矽烷(SiH4)氣體至混合氣體，矽可摻雜入化合物半導體層。矽劑量例如係調整至約1x1018/立方座米至1x1020/立方厘米及調整至5x1018/立方厘米左右。
    其次如第2E圖之例示說明，界定元件區域的元件隔離區域20係形成於化合物半導體堆疊結構9。例如於元件隔離區域20之形成過程中，光阻圖案係形成於化合物半導體堆疊結構9上方，因而選擇性地暴露出欲形成元件隔離區域20的區域，及離子諸如氬離子係經由用作為遮罩的光阻圖案植入。另外，透過用作為蝕刻罩的光阻圖案，化合物半導體堆疊結構9可使用含氯氣體藉乾蝕刻而蝕刻。
    其後如第2F圖之例示說明，開口10s及10d係形成於帽層8於元件區域。於開口10s及10d之形成過程中，例如光阻圖案係形成於化合物半導體堆疊結構9上方，因而暴露出欲形成開口10s及10d之區域；及透過用作為蝕刻罩的光阻圖案，帽層8可使用含氯氣體藉乾蝕刻而蝕刻。
    其次如第2G圖之例示說明，源極電極11s係形成於開口10s內，及汲極電極11d係形成於開口10d內。源極電極11s及汲極電極11d例如可藉剝離法形成。更明確言之，形成光阻圖案因而暴露出欲形成源極電極11s及汲極電極11d的區域；例如使用該光阻圖案作為成長遮罩，金屬膜係藉蒸鍍法而形成於全體表面上；然後光阻圖案係與沈積其上的金屬膜該部分一起去除。於金屬膜之形成過程中，可形成厚約20奈米的鉭膜，及然後形成厚約200奈米的鋁膜。然後例如金屬膜係於氮氣氣氛下，於400℃至1000℃(例如於550℃)退火來確保歐姆特性。
    然後如第2H圖之例示說明，絕緣膜12係形成於全體表面上。絕緣膜12較佳地係藉原子層沈積(ALD)、電漿輔助化學氣相沈積(CVD)、或濺鍍製成。
    其次如第2I圖之例示說明，開口13g係形成於絕緣膜12，位在平面視圖中介於源極電極11s與汲極電極11d間之位置。
    其次如第2J圖之例示說明，閘極電極11g係形成於開口13g內。閘極電極11g例如可藉剝離法形成。更明確言之，形成光阻圖案因而暴露出欲形成閘極電極11g的區域；例如使用該光阻圖案作為成長遮罩，金屬膜係藉蒸鍍法而形成於全體表面上；然後光阻圖案係與沈積其上的金屬膜該部分一起去除。於金屬膜之形成過程中，可形成厚約30奈米的鎳膜，及然後形成厚約400奈米的金膜。隨後絕緣膜14係形成於絕緣膜12上方來覆蓋閘極電極11g。
    如此製造依據第一實施例的以氮化鎵為主的HEMT。
    雖然氮化鋁層2之圖案並無特殊限制，但以前述線與間圖案為佳，原因在於氮化鋁層2本身的容易圖案化，及矽氧化物層3的容易形成。矽氧化物層3之厚度並無特殊限制，只要矽氧化物層3夠厚而可隱藏氮化鋁層2與矽基體1間之界面即可。矽氧化物層之厚度於最薄部較佳為10奈米或以上，更佳為20奈米或以上，及又更佳為30奈米或以上。原因在於矽氧化物層3的厚度過小可能於矽基體1表面附近感應載子，但其數量可能極小。因熱氧化係從暴露於氮化鋁層2之開口2a部分進行，矽氧化物層3的最薄部係駐在氮化鋁層2的殘部下方。換言之，位在氮化鋁層2的殘部下方的矽氧化物層3該等部分可比位在開口2a下方部分更薄。 (第二實施例)
    其次將說明第二實施例。第4圖為剖面圖例示說明依據第二實施例以氮化鎵為主的HEMT(化合物半導體裝置)之結構。
    與第一實施例具有閘極電極11g調整至與化合物半導體堆疊結構9蕭特基接觸相反，第二實施例調整適應閘極電極11g與化合物半導體堆疊結構9間的絕緣膜12，因而許可絕緣膜12作為閘極絕緣膜。簡言之，開口13g不形成於絕緣膜12，而採用MIS型結構。
    又，類似第一實施例，如此組配的第二實施例利用矽氧化物層3的存在，成功地達成改良崩潰電壓與遏止鎵與矽間之反應。
    絕緣膜12的材料並無特殊限制，其中較佳實例包括Si、Al、Hf、Zr、Ti、Ta及W的氧化物、氮化物或氧氮化物。以鋁氧化物為特佳。絕緣膜12之厚度例如可為2奈米至200奈米，及10奈米左右。 (第三實施例)
    其次將解說第三實施例。第5圖為剖面圖例示說明依據第三實施例以氮化鎵為主的HEMT(化合物半導體裝置)之結構。
    與第一實施例具有源極電極11s及汲極電極11d係分別地形成於開口10s及10d相反，於第三實施例係不形成開口10s及10d。源極電極11s及汲極電極11d係形成於帽層8上。
    又，類似第一實施例，如此組配的第三實施例利用矽氧化物層3的存在，成功地達成改良崩潰電壓與遏止鎵與矽間之反應。 (第四實施例)
    第四實施例係有關於包括以氮化鎵為主的HEMT之化合物半導體裝置之一分開封裝體。第6圖為略圖例示說明依據第四實施例之一分開的封裝體。
    於第四實施例中，如第6圖之例示說明，依據第一至第三實施例中之任一者的化合物半導體裝置之HEMT晶片210之一背面係使用晶粒附著劑234，諸如焊料固定在一陸塊(晶粒襯墊)233上。導線235d諸如鋁導線的一端係連結至一汲極襯墊226d，汲極電極11d係連結至該汲極襯墊226d；導線235d的另一端係連結至與陸塊233一體成形的汲極引線232d。導線235s諸如鋁導線的一端係連結至一源極襯墊226s，源極電極11s係連結至該源極襯墊226s；導線235s的另一端係連結至與陸塊233一體成形的源極引線232s。導線235g諸如鋁導線的一端係連結至一閘極襯墊226g，閘極電極11g係連結至該閘極襯墊226g；導線235g的另一端係連結至與陸塊233一體成形的閘極引線232g。陸塊233、HEMT晶片210等係使用模製樹脂231封裝，因而部分閘極引線232g、部分汲極引線232d、及部分源極引線232s係向外突起。
    分開封裝體例如可藉下述程序製造。首先，HEMT晶片210係使用晶粒附著劑234諸如焊料而連結至引線框的陸塊233。其次，使用導線235g、235d及235s，分別地藉打線接合而閘極襯墊226g係連結至引線框的閘極引線232g，汲極襯墊226d係連結至引線框的汲極引線232d，及源極襯墊226s係連結至引線框的源極引線232s。然後藉轉移模製法進行使用模製樹脂231模製。然後切斷引線框。 (第五實施例)
    其中將說明第五實施例。第五實施例係有關於裝配有包括以氮化鎵為主的HEMT的化合物半導體裝置之功率因數校正(PFC)電路。第7圖為線路圖例示說明依據第五實施例的PFC電路。
    PFC電路250包括一切換元件(電晶體)251、一二極體252、一扼流線圈253、電容器254及255、一二極體橋接器256、及一AC電源(AC)257。切換元件251之汲極電極、二極體252之陽極端子、及扼流線圈253之一個端子係彼此連結。切換元件251之源極電極、電容器254之一個端子、及電容器255之一個端子係彼此連結。電容器254之另一個端子與扼流線圈253之另一個端子係彼此連結。電容器255之另一個端子與二極體252之陰極端子係彼此連結。一閘極驅動程式係連結至該切換元件251之閘極電極。AC 257係透過二極體橋接器256而連結於電容器254的兩個端子間。DC電源(DC)係連結於電容器255的兩個端子間。於該實施例中，依據第一至第三實施例中之任一者的化合物半導體裝置係用作為切換元件251。
    於該PFC電路250之製造程序中，例如切換元件251係例如使用焊料而連結至二極體252、扼流線圈253等。 (第六實施例)
    其次將說明第六實施例。第六實施例係有關於裝配有化合物半導體裝置包括以氮化鎵為主的HEMT之電源供應裝置。第8圖為線路圖例示說明依據第六實施例的電源供應裝置。
    電源供應裝置包括一高電壓一次側電路261一低電壓二次側電路262、及配置於該一次側電路261與二次側電路262間之一變壓器263。
    一次側電路261包括依據第五實施例的PFC電路250，及一反相器電路，例如可為連結於PFC電路250中之電容器255的兩個端子間之全橋反相器電路260。全橋反相器電路260包括多個(於該實施例中四個)切換元件264a、264b、264c及264d。
    二次側電路262包括多個(於該實施例中三個)切換元件265a、265b及265c。
    於該實施例中，依據第一至第三實施例中之任一者的化合物半導體裝置係用於PFC電路250的切換元件251，且用於全橋反相器電路260的切換元件264a、264b、264c及264d。PFC電路250及全橋反相器電路260為一次側電路261的組件。另一方面，以矽為主的通用MIS-FET(場效電晶體)係用於二次側電路262的切換元件265a、265b及265c。 (第七實施例)
    其次將說明第七實施例。第七實施例係有關於裝配有化合物半導體裝置包括以氮化鎵為主的HEMT之高頻放大器。第9圖為線路圖例示說明依據第七實施例的高頻放大器。
    高頻放大器包括一數位預失真電路271、混合器272a及272b、及一功率放大器273。
    數位預失真電路271補償輸入信號的非線性失真。混合器272a混合具有非線性失真已經經過補償的該輸入信號與AC信號。功率放大器273包括依據第一至第三實施例中之任一者的化合物半導體裝置，及放大與該AC信號混合的該輸入信號。於該實施例的例示說明例中，當切換時，輸出側的信號可藉混合器272b而與AC信號混合，且可回送至數位預失真電路271。
    用於化合物半導體堆疊結構的化合物半導體層之組成並無特殊限制，可使用GaN、AlN、InN等。也可使用其混合晶體。
    於該等實施例中，基體可為碳化矽(SiC)基體、藍寶石基體、矽基體、氮化鎵基體、砷化鎵基體等。基體可為導電、半絕緣、及絕緣中之任一者。
    閘極電極、源極電極、及汲極電極的組態並非限於前述實施例中的組態。例如可藉單層組配。此等電極之形成方法並非限於剝離法。源極電極及汲極電極形成後的退火可經刪除，只要可獲得歐姆特性即可。閘極電極可經退火。
    組成個別層的厚度及材料並不限於實施例中所述者。
    依據化合物半導體裝置等前述裝置，有矽氧化物層共存之下，可遏止鎵與矽間之反應，即便該化合物半導體堆疊結構含鎵亦復如此。
    1‧‧‧矽基體
    2‧‧‧氮化鋁層
    2a、10d、10s、13g‧‧‧開口
    3‧‧‧矽氧化物層
    4‧‧‧緩衝層
    5‧‧‧電子通道層
    6‧‧‧間隔體層
    7‧‧‧電子供應層
    8‧‧‧帽層
    9‧‧‧化合物半導體堆疊結構
    11d‧‧‧汲極電極
    11g‧‧‧閘極電極
    11s‧‧‧源極電極
    12、14‧‧‧絕緣膜
    20‧‧‧元件隔離區域
    210‧‧‧HEMT晶片
    226d‧‧‧汲極襯墊
    226s‧‧‧源極襯墊
    226g‧‧‧閘極襯墊
    232d‧‧‧汲極引線
    232g‧‧‧閘極引線
    232s‧‧‧源極引線
    233‧‧‧陸塊
    234‧‧‧晶粒附著劑
    235d、235g、235s‧‧‧導線
    250‧‧‧PFC電路
    251、264a-d、265a-c‧‧‧切換元件
    252‧‧‧二極體
    253‧‧‧扼流線圈
    254、255‧‧‧電容器
    256‧‧‧二極體橋接器
    257‧‧‧AC電源
    260‧‧‧全橋反相器電路
    261‧‧‧一次側電路
    262‧‧‧二次側電路
    263‧‧‧變壓器
    271‧‧‧數位預失真電路
    272a-b‧‧‧混合器
    273‧‧‧功率放大器
    第1圖為剖面圖例示說明依據第一實施例一種化合物半導體裝置之結構；第2A至2J圖為剖面圖循序地例示說明依據第一實施例一種製造該化合物半導體裝置之方法；第3圖為平面圖例示說明於開口2a形成後的狀態；第4圖為剖面圖例示說明依據第二實施例一種化合物半導體裝置之結構；第5圖為剖面圖例示說明依據第三實施例一種化合物半導體裝置之結構；第6圖為略圖例示說明依據第四實施例之一分開的封裝體；第7圖為線路圖例示說明依據第五實施例的功率因數校正(PFC)電路；第8圖為線路圖例示說明依據第六實施例的電源供應裝置；及第9圖為線路圖例示說明依據第七實施例的高頻放大器。
    1‧‧‧矽基體
    2‧‧‧氮化鋁層
    2a、10d、10s、13g‧‧‧開口
    3‧‧‧矽氧化物層
    4‧‧‧緩衝層
    5‧‧‧電子通道層
    6‧‧‧間隔體層
    7‧‧‧電子供應層
    8‧‧‧帽層
    9‧‧‧化合物半導體堆疊結構
    11d‧‧‧汲極電極
    11g‧‧‧閘極電極
    11s‧‧‧源極電極
    12、14‧‧‧絕緣膜
    20‧‧‧元件隔離區域
    权利要求:
    Claims (15)
    [1] 一種化合物半導體裝置，其係包含：一矽基體；形成於該矽基體之一表面上方之一矽氧化物層；形成於該矽氧化物層上方之一成核層，該成核層係暴露出該矽氧化物層之一部分；及形成於該矽氧化物層及該成核層上方之一化合物半導體堆疊結構。
    [2] 如申請專利範圍第1項之化合物半導體裝置，其中該成核層為一氮化鋁層。
    [3] 如申請專利範圍第1或2項之化合物半導體裝置，其中該化合物半導體堆疊結構係包含：一電子通道層；及形成於該電子通道層上方之一電子供應層。
    [4] 如申請專利範圍第3項之化合物半導體裝置，其係進一步包含形成於該電子供應層上或上方的一閘極電極、一源極電極、及一汲極電極。
    [5] 如申請專利範圍第1或2項之化合物半導體裝置，其中於一最薄部分，該矽氧化物層之厚度係為10奈米或以上。
    [6] 如申請專利範圍第1或2項之化合物半導體裝置，其中於平面視圖中，該成核層係於該矽氧化物層上的多個位置線性擴延。
    [7] 一種電源供應器裝置，其係包含一化合物半導體裝置，其係包含：一矽基體；形成於該矽基體之一表面上方之一矽氧化物層；形成於該矽氧化物層上方之一成核層，該成核層係暴露出該矽氧化物層之一部分；及形成於該矽氧化物層及該成核層上方之一化合物半導體堆疊結構。
    [8] 一種放大器，其係包含一化合物半導體裝置，其係包含：一矽基體；形成於該矽基體之一表面上方之一矽氧化物層；形成於該矽氧化物層上方之一成核層，該成核層係暴露出該矽氧化物層之一部分；及形成於該矽氧化物層及該成核層上方之一化合物半導體堆疊結構。
    [9] 一種製造化合物半導體裝置之方法，該方法係包含：於一矽基體上方形成一成核層；於該成核層中形成一開口，該矽基體之一部分係由該開口暴露出；透過該開口氧化該矽基體之一表面以形成一矽氧化物層；及於該矽氧化物層及該成核層上方形成一化合物半導體堆疊結構。
    [10] 如申請專利範圍第9項之製造化合物半導體裝置之方法，其中該矽基體係藉由熱氧化進行氧化。
    [11] 如申請專利範圍第9或10項之製造化合物半導體裝置之方法，其中該成核層為氮化鋁層。
    [12] 如申請專利範圍第9或10項之製造化合物半導體裝置之方法，其中該形成該化合物半導體堆疊結構係進一步包含：形成一電子通道層；及於該電子通道層上方形成一電子供應層。
    [13] 如申請專利範圍第12項之製造化合物半導體裝置之方法，其係進一步包含於該電子供應層上或上方形成一閘極電極、一源極電極、及一汲極電極。
    [14] 如申請專利範圍第9或10項之製造化合物半導體裝置之方法，其中於一最薄部分，該矽氧化物層之厚度係為10奈米或以上。
    [15] 如申請專利範圍第9或10項之製造化合物半導體裝置之方法，其中該開口係形成以使於平面視圖中，該開口係於該矽基體上的多個位置線性擴延。
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